DS8000红皮书第七次上传

这两天有点私事要处理，所以上传可能要少一些，今天就多传一些，就别让它们躺在我的硬盘里了

2.2体系结构

现在我们已经描述了机架，我们使用此章中剩余的章节探究每个组成部分的技术细节。连接这些组成部分的体系结构视图见图2-3。

在印象里，每个DS8000拥有2个processor complexes。每个processor complexes访问多个主机适配卡（HA）连接到FC、FICON和ESCON主机。，每个DS8000最大能够使用32个主机适配卡（HA）。访问硬盘子系统，每个complexes使用多个4端口光纤通道仲裁环路Fibre Channel arbitrated loop (FC-AL)卡。一个DS8000最大使用16块这样的适配卡形成8对。每个适配卡从2个分离的交换光纤通道网络连接到complexes。每个交换网络隶属于拥有16个硬盘的disk enclosure。每个enclosure包含2个20端口光纤通道交换机。这20个端口，有16个用于连接enclosure中的16块硬盘，剩余的4个端口用于连接其他的enclosure或者DA。每个硬盘连接到2个交换机。无论什么时候，DA连接一块硬盘，都是使用交换式连接传送数据。这意味着所有数据传输都通过最短路径。DOIT博客op7q-U)eJ

连接的主机通过运行在complexes的软件访问逻辑卷上的数据。每个运行一个逻辑分区LPAR的complexes通过这个软件将处理至少一个实例（视为一台服务器）。这个服务器管理所有到磁盘阵列上的逻辑卷读和写请求。写请求时，服务器使用快速写入，数据写入到一个complexes的易失性内存，同时写到另一个complexes的持久稳固的内存。服务器然后在数据写入硬盘以前报告写入完成。这提供了足够快速的写入性能。持久稳固的内存也被叫做NVS或者非易失性存储non-volatile storage。DOIT博客*H d,MGt%\;h

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图2-3 DS8000体系结构DOIT博客%~{D
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当主机进行读操作，服务器从磁盘阵列通过高性能交换式的体系结构中取得数据。数据保存在易失性内存供再次使用。服务器通过已知的SARC(Sequential prefetching in Adaptive Replacement Cache)算法预计未来的读取。数据通过这个聪明的算法尽可能的长时间保存在Cache中，因而主机不需要去等待从硬盘中取得数据。DOIT博客u*U*u!d)W~m

DA和HA操作在已知的RIO-G这个高带宽容错的连接。RIO-G设计允许在服务器之间共享HA，提供额外的性能和可靠性。DOIT博客eybhq7y

如果能看到彩色的图2-3，可以通过色彩指示了解DS8000硬件在服务器之间的共享（交叉的阴影线是绿色，明亮的颜色是黄色）。在左边，绿色服务器运行在左边的processor complexes。绿色的服务器使用N-way SMP的complexes去完成它的操作。左边的complexes记录它的写数据以及存储它的读数据在易失性内存。在右边的processor complexes上，快速写入数据拥有一个持久稳固的内存区域。在它的控制之下（硬盘也被表示为绿色），访问磁盘阵列，它拥有自己的DA（再一次是绿色）。右边黄色的服务器操作为同样的方式。HA（暗红色）故意的没有染成绿色或黄色，因为他们被2台服务器共享。

2.2.1基于服务器SMP设计

DS8000的益处来源于充分的组合具有领先优势的处理器和内存系统。使用SMP作为主要的处理引擎使DS8000在市场中区别于其他磁盘系统。加之，使用在DS8000的POWER5处理器支持运行两个独立的线程。这个能力归类为simultaneous multi-threading (SMT)。两个线程运行在一个处理器上共享一个共同的L1 cache。SMP/SMT设计将处理器空闲或过载降至最低，虽然一个分布式的处理器设计更容易受到不均衡的处理器任务关系的影响。

设计果断的使用SMP内存当作I/O Cahce是IBM存储架构的一个关键要素。尽管一个分离的I/O Cache能够提供快速的访问，但是它不能配合SMP主内存的访问速度。决定使用SMP主内存作为Cache在第三代IBM企业级存储ESS上得到了检验。性能一般说来双倍于每一代。这个性能的提高能够被完全的被集成SMP、处理器速度，L1/L2缓存大小和存储、内存带宽和响应时间以及PCI总线性能等能力描绘出来。DOIT博客I*P*T2[.h|

对于DS8000，Cache接通作为SMP内存一部分的NVS后，访问速度被进一步的加速。

可以理解，所有内存被安装在所有具有处理器的processor complexes。在同一个complexes上的所有处理器，共同的分配内存地址。另一方面，在SMP使用主内存作为Cache，导致了一个分区的Cache。每个处理器访问processor complexes上的主内存，但是不能去访问其他的complexes。这并不妨碍processor complexes之间的负载均衡。DOIT博客4v&[(Ar*x